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Chiplet如何溝通？臺積電是這樣做的

（2025年7月2日更新）

異構和異構最近越來越流行multi-die 2.5D封裝技術促進了一種新的界面，即超短距離（ultra-short reach：USR），其電氣特性及傳輸STC代理統(tǒng)一印刷電路板的布線差別很大。需要使用長而損壞的連接SerDes IP串行通信通道，短距離接口支持并行總線系統(tǒng)結構。

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SerDes需要端接信號(50) ohm），盡量減少反射，減少遠端串擾，從而增加功耗。2.5D無需端接封裝內(nèi)的電氣短路接口。相比于“recovering在串行數(shù)據(jù)流中嵌入時鐘并恢復相關時鐘數(shù)據(jù)（CDR）對于電路面積和電源，這些并行接口可以采用更簡單的時鐘轉(zhuǎn)發(fā)電路設計，使提供傳輸?shù)臅r鐘信號具有一組N數(shù)據(jù)信號。

該接口的另一個優(yōu)點是大大降低了芯片之間的靜電放電保護（ESD）電路設計要求。內(nèi)部封裝連接將較低ESD節(jié)省了大量的電壓應力約束I / O電路面積(并顯著減少)I / O寄生效應)。

2.5D裸片之間獨特的接口設計需要驅(qū)動使用小芯片SerDes鏈接的全芯片設計費用。然而，到目前為止，已經(jīng)有很多用于這些USR接口的電路和物理實現(xiàn)方法。

最近舉行的VLSI 在2020年研討會的邀請演講中，臺積電提出了他們關于并行總線和時鐘轉(zhuǎn)發(fā)架構的建議LIPINCON該架構為low-voltage, in-package interconnect縮寫。本文簡要回顧了演示文稿的重點。

短距離接口設計的關鍵參數(shù)是：

每個引腳的數(shù)據(jù)速率：取決于接線長度/插入損耗、功耗、所需的電路時序裕度

總線寬度：模塊化定義子通道

能效：是的pJ /單位不僅包括I / O驅(qū)動器/接收器電路還包括任何其他數(shù)據(jù)提取/排隊和/或編碼/解碼邏輯

“Beachfront(線性)和面積效率:測量小芯片上每個線性邊緣和面積周長的總數(shù)據(jù)帶寬，即Tbps / mm和Tbps / mm ** 2；取決于信號凸點間距和2.5D基板上金屬再分布層的數(shù)量和間距定義了可以布線信號線的凸點行數(shù)–請參見下圖

延遲：另一個性能指標；數(shù)據(jù)傳輸啟動與接收之間的時間，以傳輸周期的單位間隔為單位

架構師正在尋求最大化總數(shù)據(jù)帶寬(總線寬度)*數(shù)據(jù)速率)，同時實現(xiàn)非常低的每個功耗。小芯片接口在多個處理器(或SoC）處理器是內(nèi)存還是處理器？I / O這些關鍵的設計措施適用于控制器功能之間。

下圖顯示了臺積電LIPINCON IP定義的關鍵特征。

DLL相位檢測器(低通濾波器)中的回路XOR形成型邏輯，檢測器將輸入時鐘與鏈的最終輸出進行比較。與鏈輸出的先進或滯后特性相比，可調(diào)節(jié)逆變器控制電壓。因此，鏈的總延遲與輸入時鐘密切相關。DLL輸入時鐘信號特定相位的輸出提供鏈中各級(相等)延遲。在接收器觸發(fā)器中使用適當?shù)南辔惠敵霾东@并行數(shù)據(jù)，這是一種補償接口上任何數(shù)據(jù)到時鐘偏移的方法。

臺積電IP團隊針對SoC在內(nèi)存界面的具體情況下，開發(fā)了一種創(chuàng)新方法。存儲器的小芯片不一定需要嵌入DLL捕獲信號輸入。對于非常寬的接口，例如，將512個地址和256個數(shù)據(jù)位分為多個子通道-成本敏感存儲芯片DLL電路的成本會很高。如下圖所示，在SoC中出現(xiàn)了DLL相位輸出用作存儲器寫周期的輸入選通脈沖。(圖中還顯示了存儲器讀取路徑，說明如何連接存儲器的數(shù)據(jù)選擇脈沖read_DLL電路輸入。）