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比利時(shí)微電子研究中心（imec）本周舉行的2022年IEEE國際大型集成電路技術(shù)研討會(huì)（VLSI Symposium），從晶背供電的邏輯首次顯示IC布線方案采用奈米硅穿孔（nTSV）結(jié)構(gòu)將晶圓前部組件連接到埋入式電源軌道（buried power rail）上。微縮鰭式場效晶體管（FinFET）通過這些埋入式電源軌道（BPR）性能不受晶背工藝的影響。

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FinFET通過奈米硅穿孔的微縮組件（nTSV）與埋地電源軌道（BPR）連接到晶圓背面，使用嵌入式電源軌和通孔連接到晶圓正面（via to BPR；VBPR）電源超過主動(dòng)區(qū)（metal over active；MOA）結(jié)構(gòu)設(shè)計(jì)。

這種先進(jìn)的布線方案可以分離電源線和信號(hào)線的配置，促進(jìn)2nm持續(xù)微縮的邏輯芯片也能提高供電效率，進(jìn)而提高系統(tǒng)性能。imec晶圓背面也導(dǎo)入了2.5D金屬-絕緣體-金屬（MIM）電容結(jié)構(gòu)，芯片效率更好。
晶背供電設(shè)計(jì)能分離邏輯IC供電網(wǎng)絡(luò)和信號(hào)線可以減緩后期工藝布線堵塞的問題，優(yōu)化供電效率。2019年imec該技術(shù)首次提出，不同的工藝方案也出現(xiàn)了。例如，2021年VLSI技術(shù)研討會(huì)，imec第一次展示晶背導(dǎo)線互連的例子，將奈米硅穿孔連接到晶圓正面M金屬層襯墊。
今年VLSI技術(shù)研討會(huì)，imec通過埋入式電源軌，將在其發(fā)表的論文中展示一套先進(jìn)的集成方案FinFET將微縮組件連接到晶圓的正面和背面，創(chuàng)造了世界上第一個(gè)。imec的CMOS組件技術(shù)研究計(jì)劃主持人Naoto Horiguchi表示：「我們認(rèn)為，從微縮組件和提高性能的角度來看，采用晶體背電源設(shè)計(jì)和導(dǎo)入嵌入式電源軌道是最有可能實(shí)現(xiàn)晶體背電源網(wǎng)絡(luò)的解決方案。這些電源軌道將芯片埋在前一個(gè)工藝中，并通過局部布線的結(jié)構(gòu)設(shè)計(jì)來促進(jìn)芯片的微縮。」
然后他解釋:「在開發(fā)測試芯片時(shí)，我們將嵌入式電源軌的圖形從晶圓正面定義，然后將奈米硅穿孔連接到這些電源軌上，結(jié)果顯示FinFET組件性能不受晶背工藝影響，包括接合目標(biāo)晶圓和承載晶圓、薄化晶背和320制造深度nm奈米硅穿孔。奈米硅穿孔與埋地電源軌垂直連接，每個(gè)穿孔間距僅200nm，不占用標(biāo)準(zhǔn)單元尺寸，可保證組件繼續(xù)微縮至2nm以下。」
晶體背面供電設(shè)計(jì)有望從系統(tǒng)層面提高整體供電效率，特別是組件所需的功率密度繼續(xù)上升，供電電壓或IR壓降問題也越來越嚴(yán)重。imec的3D系統(tǒng)集成計(jì)劃VP Eric Beyne表示：「我們在2022 VLSI在技術(shù)研討會(huì)上發(fā)表的一篇論文在晶背過程中導(dǎo)入了一個(gè)2.5D柱狀MIM結(jié)構(gòu)的去耦電容。透過這顆2.5D因此，電容的密度提高了4~5倍，IHVMTechnology代理R無電容(32.1%)和2D電容(23.5%)來得更低。這些分析結(jié)果來自一套實(shí)驗(yàn)數(shù)據(jù)校正的IR壓降模擬架構(gòu)。」
Eric Beyne總結(jié)：「我們的研究結(jié)果表明，晶圓背面具有高彈性的設(shè)計(jì)空間，可以吸引新的設(shè)計(jì)選擇來解決傳統(tǒng)的2D芯片微縮的痛點(diǎn)。此外，我們還展示了一些3D在剝離承載晶圓時(shí)，用功能晶圓代替系統(tǒng)級微縮技術(shù)的效率，如3D SOC邏輯組件堆棧的邏輯晶圓，底部的晶粒可以從晶體背面供電。」