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折疊/插值型的應用ADC采樣高速寬帶保持電路

（2025年5月21日更新）

近20 近年來，隨著數字通信的快速發展，信號鏈路中的模數轉換器（ADC）其作用越來越重要。超高速寬帶ADC 可廣泛應用于衛星、雷達、電子戰、數字示波器、通信等接收機領域。傳統高速8位ADC 雖然結構轉換速度快，但電路規模隨分辨率而變化n 呈2n 指數增長[3，4]，功耗大。折疊/ 插值型結構ADC 并行比較器的數量可以通過折疊和插值轉換來大大降低，轉換速率相當于整個并行結構。然而，即使采用雙極工藝，折疊結構電路仍然受到設備失配的影響。幸運的是，前端數字校準算法可以用來降低設備失配對電路性能的影響。

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折疊/ 插值型ADC 前端數字校準算法可以糾正設備失配，但校準動態時鐘抖動誤差需要很大的成本。因此，折疊/ 插值型ADC 前端一般采用高速寬帶采樣保持電路（S/H），采樣時鐘抖動的影響可以有效降低。本文提出了一種基于0的基礎.18 μm BiCMOS采用簡單的數字校準算法，可以大大降低電路的增益誤差和失衡誤差。電路模擬和實際測試表明，在通過數字校準采樣保持電路增益和失衡誤差后，ADC 動態性能可提高10 dB 以上。

1 采樣保持電路設計

采樣保持電路采樣率達到2GSPS，所以S/H 電路采用開環結構。S/H 電路系統由采樣保持等級（SH）電路和放大和驅動級（AMP）電路組成。

圖9 Fin=484MHz, Fs=2GSPS下ADC的SFDR

5 結論

本文提出的基于0.18 μm BiCMOS 工藝設計的高速寬帶采樣保持電路，成功應用于8 高速折疊/ 插值ADC 中，大大提高ADC 動態性能和輸入帶寬。采樣保持電路開環結構，工作轉換Azoteq代理速率超過2GSPS，利用增益和失衡數字校準算法提高電路的靜態和動態性能。ADC 電路試驗結果優異，說明設計的高速寬帶采樣保持電路滿足要求。

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(本文來源《IC2022年5月，代理雜志