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楷登電子(美國 Cadence 公司)今天宣布，其面向 TSMC N7、N6 和 N5 工藝技術 PCI Express（PCIe）5.0 規范的 PHY 和控制器 IP 在 4 行業第一次在月舉行 PCIe 5.0 規范合規認證活動通過 PCI-SIG 認證測試。Cadence 經過充分測試，解決方案符合要求 PCIe 5.0 技術的 32GT/s 全速要求。該合規計劃為系統級芯片評估提供了測試程序（SoC）設計的 PCIe 5.0 接口是否會按預期運行。

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面向 PCIe 5.0 技術的 Cadence IP 包括 PHY、配套控制器和驗證 IP（VIP），系統級芯片設計主要用于高帶寬超大規模計算、網絡和存儲應用。 Cadence 針對 PCIe 5.0 架構的 PHY 還有控制器系統，客戶可以設計低功耗的系統級芯片，加快產品上市。

我們很高興看到它 Cadence 面向 TSMC 全系列先進技術 IP 產品實現 PCIe 5.0 協議合規。”TSMC 設計基礎設施管理部副總裁 Suk Lee 說：我們和 Cadence 持續密切合作將幫助客戶滿足嚴格的功耗和性能要求，并在此基礎上 TSMC 加快芯片創新的先進技術帶來的領先設計解決方案。”

符合客戶驗證的最低功耗 PCIe 5.0 規范的 Cadence PHY 和控制器 IP 讓客戶開發出極其節能的系統級芯片。Cadence 全球副總裁兼公司 IP 部總經理 Sanjive Agarwala 說:通過我們的多通道電影Epson代理在系統解決方案中，我們的客戶可以看到，其目標應用程序相匹配的外觀尺寸已經實現 IP 合規性。”

“面向 PCIe 5.0 規范的 Cadence PHY 以及控制器測試芯片 Xgig 在訓練器和分析儀平臺上進行的合規性測試表現良好，與之前的測試結果一致。”VIAVI Solutions 產品業務部高級副總裁兼總經理 Tom Fawcett 表示，“Cadence 超大規模的高帶寬 SoC IP 他們處于領先地位，他們處于領先地位 PCI-SIG 合規活動的成功記錄顯示了他們對解決方案和整個技術的持續信心。”

英特爾致力于開放 PCI Express 全行業創新標準和嚴格兼容性測試。英特爾技術計劃總監 Jim Pappas 表示，“Cadence 最新的 PHY 和控制器 IP 展示他們對 PCIe 5.0 和我們一起 12 代英特爾酷睿和第 4 可擴展平臺互操作性的承諾代英特爾。”

“作為 PCI-SIG 長期成員，Cadence 為 PCIe 為技術的發展做出了巨大貢獻。PCI-SIG 主席 Al Yanes 表示，“Cadence 積極參與合規計劃，幫助促進合規 PCIe 架構的不斷普及。

面向 PCIe 5.0 架構的 Cadence IP 支持 Cadence 智能系統設計（Intelligent System Design）該策略有助于實現先進的節點系統級芯片設計。面向 TSMC N7、N6 和 N5 工藝技術的 PCIe 5.0 設計套件現在可以授權和交付。面向 TSMC 先進工藝的 Cadence 全系列設計 IP 還包括解決方案 112G、56G、裸片到裸片（D2D）以及先進的存儲器 IP 解決方案。