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楷登電子(美國 Cadence 公司)今天宣布，其面向 TSMC N7、N6 和 N5 工藝技術(shù) PCI Express（PCIe）5.0 規(guī)范的 PHY 和控制器 IP 在 4 行業(yè)第一次在月舉行 PCIe 5.0 規(guī)范合規(guī)認(rèn)證活動通過 PCI-SIG 認(rèn)證測試。Cadence 經(jīng)過充分測試，解決方案符合要求 PCIe 5.0 技術(shù)的 32GT/s 全速要求。該合規(guī)計劃為系統(tǒng)級芯片評估提供了測試程序（SoC）設(shè)計的 PCIe 5.0 接口是否會按預(yù)期運行。

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面向 PCIe 5.0 技術(shù)的 Cadence IP 包括 PHY、配套控制器和驗證 IP（VIP），系統(tǒng)級芯片設(shè)計主要用于高帶寬超大規(guī)模計算、網(wǎng)絡(luò)和存儲應(yīng)用。 Cadence 針對 PCIe 5.0 架構(gòu)的 PHY 還有控制器系統(tǒng)，客戶可以設(shè)計低功耗的系統(tǒng)級芯片，加快產(chǎn)品上市。

我們很高興看到它 Cadence 面向 TSMC 全系列先進技術(shù) IP 產(chǎn)品實現(xiàn) PCIe 5.0 協(xié)議合規(guī)。”TSMC 設(shè)計基礎(chǔ)設(shè)施管理部副總裁 Suk Lee 說：我們和 Cadence 持續(xù)密切合作將幫助客戶滿足嚴(yán)格的功耗和性能要求，并在此基礎(chǔ)上 TSMC 加快芯片創(chuàng)新的先進技術(shù)帶來的領(lǐng)先設(shè)計解決方案。”

符合客戶驗證的最低功耗 PCIe 5.0 規(guī)范的 Cadence PHY 和控制器 IP 讓客戶開發(fā)出極其節(jié)能的系統(tǒng)級芯片。Cadence 全球副總裁兼公司 IP 部總經(jīng)理 Sanjive Agarwala 說:通過我們的多通道電影Epson代理在系統(tǒng)解決方案中，我們的客戶可以看到，其目標(biāo)應(yīng)用程序相匹配的外觀尺寸已經(jīng)實現(xiàn) IP 合規(guī)性。”

“面向 PCIe 5.0 規(guī)范的 Cadence PHY 以及控制器測試芯片 Xgig 在訓(xùn)練器和分析儀平臺上進行的合規(guī)性測試表現(xiàn)良好，與之前的測試結(jié)果一致。”VIAVI Solutions 產(chǎn)品業(yè)務(wù)部高級副總裁兼總經(jīng)理 Tom Fawcett 表示，“Cadence 超大規(guī)模的高帶寬 SoC IP 他們處于領(lǐng)先地位，他們處于領(lǐng)先地位 PCI-SIG 合規(guī)活動的成功記錄顯示了他們對解決方案和整個技術(shù)的持續(xù)信心。”

英特爾致力于開放 PCI Express 全行業(yè)創(chuàng)新標(biāo)準(zhǔn)和嚴(yán)格兼容性測試。英特爾技術(shù)計劃總監(jiān) Jim Pappas 表示，“Cadence 最新的 PHY 和控制器 IP 展示他們對 PCIe 5.0 和我們一起 12 代英特爾酷睿和第 4 可擴展平臺互操作性的承諾代英特爾。”

“作為 PCI-SIG 長期成員，Cadence 為 PCIe 為技術(shù)的發(fā)展做出了巨大貢獻。PCI-SIG 主席 Al Yanes 表示，“Cadence 積極參與合規(guī)計劃，幫助促進合規(guī) PCIe 架構(gòu)的不斷普及。

面向 PCIe 5.0 架構(gòu)的 Cadence IP 支持 Cadence 智能系統(tǒng)設(shè)計（Intelligent System Design）該策略有助于實現(xiàn)先進的節(jié)點系統(tǒng)級芯片設(shè)計。面向 TSMC N7、N6 和 N5 工藝技術(shù)的 PCIe 5.0 設(shè)計套件現(xiàn)在可以授權(quán)和交付。面向 TSMC 先進工藝的 Cadence 全系列設(shè)計 IP 還包括解決方案 112G、56G、裸片到裸片（D2D）以及先進的存儲器 IP 解決方案。