国产精品久久精品牛牛影视-国产精品久久精品视-国产精品久久九九-国产精品久久久-国产精品久久久99

作為集成電路設(shè)計、制造、封測等環(huán)節(jié)的戰(zhàn)略基礎(chǔ)支柱之一，EDA已成為國內(nèi)不可避免的卡頸環(huán)節(jié)，也是國內(nèi)半導(dǎo)體行業(yè)必須克服的環(huán)節(jié)。

芯片采購網(wǎng)專注于整合國內(nèi)外授權(quán)IC代理商現(xiàn)貨資源，芯片庫存實時查詢，行業(yè)價格合理，采購方便IC芯片，國內(nèi)專業(yè)芯片采購平臺。

近年來，隨著國家政策、資本和生態(tài)的多重積極幫助，國內(nèi)EDA工業(yè)進(jìn)入快車道，國內(nèi)EDA工具在設(shè)計、制造和包裝領(lǐng)域多點開花。上海合見工業(yè)軟件集團(tuán)有限公司(以下簡稱合見工業(yè)軟件)作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，正式運(yùn)營一年多，已發(fā)布多款產(chǎn)品EDA包括數(shù)字仿真器在內(nèi)的產(chǎn)品及解決方案FPGA原型驗證系統(tǒng)、模擬調(diào)試工具、驗證效率提升平臺IP驗證方案、先進(jìn)的包裝協(xié)同設(shè)計環(huán)境、電子設(shè)計數(shù)據(jù)管理平臺等，率先在數(shù)字驗證、協(xié)同設(shè)計等領(lǐng)域取得突破。

應(yīng)對新的設(shè)計要求 深化產(chǎn)品布局

后摩爾時代許多新興應(yīng)用的興起，如AI、GPGPU、HPC芯片開發(fā)已成為市場熱點，對芯片規(guī)模和性能的要求越來越高。合見工軟CTO何培新說：為了滿足復(fù)雜功能的需求，我們可以看到市場上的大多數(shù)芯片都采用多核結(jié)構(gòu)；隨著工藝節(jié)點接近極限，晶圓廠正在探索是否能突破2納米甚至1納米的標(biāo)線。為了追求PPA以及成本的最優(yōu)解，使用更多Die的Chiplet成為芯片設(shè)計的主流結(jié)構(gòu)。因此，多核多Die是芯片設(shè)計的趨勢。”

何培新指出，合見工軟選擇驗證為EDA工具的第一個突破點也綜合考慮了芯片設(shè)計公司在這一趨勢下面臨的許多復(fù)雜問題。

首先，驗證復(fù)雜度呈幾何倍數(shù)增長。比如我們可以看到行業(yè)內(nèi)的大規(guī)模規(guī)模。SoC從過去的8核和16核發(fā)展到現(xiàn)在的64核，規(guī)模翻了一番。由于多核復(fù)用，設(shè)計的復(fù)雜性不會隨著規(guī)模的增加而翻倍；然而，多核之間的連接使驗證的復(fù)雜性隨著規(guī)模的比例而增加。

二是驗證成本(時間、人力)快速增長。過去，兩個設(shè)計工程師需要配備一個驗證工程師來開發(fā)芯片；現(xiàn)在開發(fā)一個大型芯片，一個設(shè)計工程師需要配備2-3個驗證工程師，驗證時間更長。

第三，驗證工具越來越多樣化。例如，在芯片設(shè)計的早期階段，使用數(shù)字器每秒運(yùn)行一個時鐘周期。隨著設(shè)計進(jìn)入下一階段，我們需要更高的頻率來覆蓋更大的設(shè)計規(guī)模。此時，我們需要使用不同的驗證工具。原型驗證系統(tǒng)每秒可運(yùn)行100萬個時鐘周期，速度快100萬倍。另一個例子是，設(shè)計中的某個塊出現(xiàn)在許多測試用例中bug這個時候需要形式驗證工具來修復(fù)所有的可能性bug。因此，設(shè)計需要多種驗證工具來支持不同的場景。”

只有解決驗證中的復(fù)雜問題，國內(nèi)芯片公司才能設(shè)計出具有國際競爭力的產(chǎn)品。此外，僅僅考慮多核是不夠的，以實現(xiàn)芯片開發(fā)的完整性EDA工具支撐，用多了Die結(jié)構(gòu)的Chiplet，在先進(jìn)的封裝設(shè)計和板級設(shè)計領(lǐng)域，也進(jìn)行了相應(yīng)的布局。

實現(xiàn)新突破 彰顯新價值

要實現(xiàn)國產(chǎn)EDA何培新認(rèn)為，驗證工具的突破，最重要的是全面提高規(guī)模、性能和自動化水平。聯(lián)合工軟去年推出FPGA今年6月發(fā)布了原型驗證系統(tǒng)UV APS新功能升級版。

從規(guī)模上看，支持8-48個類似工具的行業(yè)相比FPGA容量，UV APS可支持高達(dá)100顆VU19P FPGA的級聯(lián)。

從性能上看，APS Compiler全路徑時序驅(qū)動（Timing Driven）與一般只考慮截面尺寸的分割技術(shù)相比，（Cut-size Driven）分割技術(shù)，APS Compiler可充分考慮FPGA通過采用連線與時序路徑的關(guān)系TDM(時間復(fù)用)技術(shù)，識別和考慮每一個通過FPGA選擇最佳時間復(fù)用比例，優(yōu)化信號所在時鐘域的頻率FPGA實現(xiàn)邏輯電路運(yùn)行速度最快的結(jié)果，TDLairdConnectivity代理M范圍可達(dá)1-1024。

從自動化的角度來看，F(xiàn)PGA無法支持的設(shè)計單元，如多端口存儲（Multi-port Memory）、引用多維數(shù)組和跨模塊（XMR）、三態(tài)門（Tri-state）行業(yè)的一些主流工具會要求用戶修改RTL代碼，而UV APS可實現(xiàn)自動化轉(zhuǎn)換。

何培新說：除此之外，還有許多技術(shù)點值得探索。基于我們熟悉的硬件仿真技術(shù)FPGA和ASIC后者的編譯時間相對較快，因為ASIC只需要把RTL由于前者的模擬運(yùn)行速度較快，設(shè)計轉(zhuǎn)換為處理器指令；FPGA可快速啟動Linux，且功耗小；ASIC通常需要水冷卻，價格昂貴，大約是FPGA的四倍。因此，在設(shè)計不成熟、規(guī)模小的階段，需要頻繁迭代，ASIC由于其編譯時間短，原型驗證技術(shù)的優(yōu)會更加突出；在設(shè)計達(dá)到一定成熟度、規(guī)模較大的階段，F(xiàn)PGA由于其模擬速度快，原型驗證技術(shù)將具有更多的優(yōu)勢。因此，沒有一種技術(shù)具有全面的絕對優(yōu)勢，我們需要繼續(xù)探索更優(yōu)化的方法，拋光更好的工具，以支持客戶開發(fā)更高性能的產(chǎn)品。”

另外，要處理Chiplet在先進(jìn)包裝的挑戰(zhàn)下，打破了復(fù)雜多維空間系統(tǒng)級設(shè)計的連接，實現(xiàn)了數(shù)據(jù)的一致性和信號、電源、熱、應(yīng)力的完整性。在去年發(fā)布了先進(jìn)的包裝協(xié)同設(shè)計環(huán)境后，它于今年6月推出UVI功能增強(qiáng)版。

何培新指出，首次發(fā)布的增強(qiáng)版實現(xiàn)了系統(tǒng)級Sign-off功能可在同一設(shè)計環(huán)境中引入多種格式IC、Interposer、Package和PCB支持全面的系統(tǒng)互連一致性檢查（System-Level LVS），同時大大提高了檢查效率、圖形顯示、靈活性和精度。

UVI可根據(jù)物理、圖形、數(shù)據(jù)等信息，自動生成系統(tǒng)級互連網(wǎng)表、互連錯誤信息、網(wǎng)絡(luò)斷開類型、互連疊層信息等關(guān)鍵報告。這也使得它在處理大規(guī)模互連管腳數(shù)據(jù)時非常快，無論是命名一致性檢查、鏈路斷開檢查還是管腳缺失互連檢查，60萬Pin規(guī)模可在5秒內(nèi)完成，并可支持一對多Pin基于面積算法的互連檢查。使用開發(fā)人員UVI簡化設(shè)計流程，提高工作效率，提高設(shè)計質(zhì)量，準(zhǔn)確定位設(shè)計錯誤，覆蓋所有節(jié)點和網(wǎng)絡(luò)的檢查。”

鞏固產(chǎn)品技術(shù) 培養(yǎng)EDA人才

何培新認(rèn)為：一個工具需要時間才能獲得市場認(rèn)可，用戶希望獲得性能穩(wěn)定的產(chǎn)品。因此，在推出新工具的同時，我們將繼續(xù)優(yōu)化和升級已發(fā)布的產(chǎn)品，成為國內(nèi)用戶的密切雙贏合作伙伴，打造世界級芯片。雖然主流工具雖然相對成熟，但卻有一定的歷史負(fù)擔(dān)，經(jīng)過二三十年的迭代，相當(dāng)于疊床架屋的負(fù)重。基于最新的方法論，合見工軟可以從零開始打造產(chǎn)品，在此基礎(chǔ)上優(yōu)化會更快，所以我們有信心趕上并超越行業(yè)成熟的工具。”

圍繞EDA合見工軟將繼續(xù)努力驗證產(chǎn)品路線的全過程，F(xiàn)PGA原型驗證系統(tǒng)預(yù)計將在年底前進(jìn)一步提高性能，加快硬件仿真器和調(diào)試領(lǐng)域的布局；在先進(jìn)的包裝設(shè)計領(lǐng)域，協(xié)同設(shè)計優(yōu)化將繼續(xù)進(jìn)步。

在培養(yǎng)EDA在人才方面，世界各地都有很多人與工軟團(tuán)隊見面EDA在該領(lǐng)域努力工作了20年或30年，積累了大量的尖端技術(shù)和行業(yè)實踐經(jīng)驗。我們希望與熱愛半導(dǎo)體行業(yè)的國內(nèi)學(xué)生分享這些經(jīng)驗，并在中國進(jìn)行培訓(xùn)EDA專業(yè)人士。我很愿意貢獻(xiàn)自己的力量，幫助他們學(xué)習(xí)，快速成長，創(chuàng)造EDA更美好的未來。

受訪者簡介：

工軟首席技術(shù)官合見 賀培鑫博士

何培新博士現(xiàn)任合見工軟CTO，負(fù)責(zé)原型驗證和硬件仿真(Prototyping and Emulation)等產(chǎn)品的研發(fā)。他在EDA從事行業(yè)近30年，曾擔(dān)任國際知名公司Fellow，負(fù)責(zé)開發(fā)物理綜合和形式驗證工具，領(lǐng)導(dǎo)和管理中國、美國、法國和印度的大型研發(fā)團(tuán)隊。何培新先生于1995年獲得美國獎Cornell擁有12項美國專利的大學(xué)計算機(jī)科學(xué)博士學(xué)位，發(fā)表了30多篇學(xué)術(shù)論文，引用了1萬多篇其他論文（Google Scholar統(tǒng)計)并于1999年獲得DAC（Design Automation Conference）最佳論文獎，2009年被選為DAC論文獎最佳候選人。